היסודות של לוגיקה מצמידים פולט

הנחות יסוד, איך למצוא הנחות יסוד, איך לדעת שמצאת את כל הנחות היסוד, לוגיקה, רק ואך ורק, האם הסיבה מח (מאי 2019).

$config[ads_text] not found
Anonim

היסודות של לוגיקה מצמידים פולט


מאמר זה יסקור את הפעולה של ECL בסיסי מהפך / חיץ, ולאחר מכן נסתכל על כמה מהתכונות החשובות ביותר של משפחה זו ההיגיון.

Emitter-coupled ההיגיון (ECL) היא משפחה ההיגיון מבוסס BJT אשר נחשב בדרך כלל ההיגיון המהיר ביותר זמין. ECL משיגה את פעולתה המהירה על ידי שימוש בתנופת מתח קטנה יחסית ומניעת הטרנזיסטורים מלהיכנס לאזור הרוויה. בסוף שנות ה -60, כאשר המשפחה TTL תקן הציע 20 ns שער עיכוב ואת משפחת CMOS 4000 היו עיכובים של 100 ns או יותר, ECL הציע עיכוב מדהים של רק 1 ns!

מאמר זה יסקור את הפעולה של ECL בסיסי מהפך / חיץ, ולאחר מכן נסתכל על כמה מהתכונות החשובות ביותר של משפחה זו ההיגיון.

Emitter- מצמידים לוגיקה

Emitter-coupled ההיגיון הוא מהיר דו קוטבית ההיגיון משפחה. כדי להכיר את ההיגיון הזה, הבה נבחן מהפך / חיץ של ECL כפי שמוצג באיור 1. באיור זה, $$ V_ {in} $$ הוא קלט השער, $$ V_ {out -} $$ הוא הגרסה ההפוכה של $$ V_ {in} $$ ו- $$ V_ {out +} $$ היא ההשלמה של $$ V_ {out -} $$. בדוגמה הספציפית הזו, $$ V_ {out +} $$ יכולים להיחשב כגרסה המאוחסנת של הקלט. יתר על כן, $$ V_ {BB} $$ הוא מתח מתאים (4V באיור 1). בואו להגדיר את ההיגיון גבוה ההיגיון נמוך כמו 4.4 V ו 3.6 V, בהתאמה, ולבחון את הפעולה של המעגל באיור 1.

איור 1. מהפך ECL / חיץ

נניח ש- $$ V_ {in} $$ הוא לוגי גבוה (4.4 V), ולכן הפולט של Q1 יהיה בערך 4.4-0.6 = 3.8 V. לכן, המתח של פולט הבסיס של Q2 יהיה 0.2 V. מתח emitter אינו מספיק כדי להפעיל Q2 ב. לפיכך, הנגד R2 ימשוך את האספן של Q2 עד Vcc = 5 V.

כדי לחשב את מתח האספקה ​​$$ V_ {c1} $$, נציין שהזרם הזורם דרך R3, שהוא {3.8V} {1.3k \ Omega} = 2.92mA $$, יעבור את Q1 . לפיכך, אנו מקבלים $$ V_ {c1} = 5V-300 \ אומגה \ פעמים 2.92mA = 4.12V $$ (כדי לפשט את החישובים, הנחנו כי זרם אספן שווה הנוכחי פולט). חסידי הפולט Q3 ו- Q4 יפעלו כמאגרים כדי להעביר את מתח האספנים (DC) של Q1 ו- Q2 לתפוקות הסופיות של שער ה- ECL, $$ V_ {- $ $$ ו- $$ V_ {$} $ $. בהנחה שמתח מתח פולט של 0.6V עבור Q3 ו- Q4, נקבל $$ V_ {+ + $$ = 4.4V ו- $$ V_ {out -} $$ = 3.52V. כפי שניתן לראות, החלת לוגיקה גבוהה על הקלט נותנת לוגיקה גבוהה ב- $$ V_ {+ + $$ ורמת מתח קרובה מאוד ללוגיקה המוגדרת נמוכה (3.6 וולט) ב- $$ V_ {out -} $$. לפיכך, המעגל של איור 1 משמש מהפך / חיץ.

אם נשתמש במתח נמוך-לוגי (3.6V) לקלט השער, Q2 יופעל ו- Q1 יהיה כבוי. זה יוביל לגובה גבוה ב- $$ V_ {- $ $$ ורמת מתח קרובה מאוד לשפל הלוגי (3.61 V) ב- $$ V_ {out +} $$.

עכשיו שאתה מכיר את מהפך ECL / חיץ, אתה אמור להיות מסוגל לוודא כי המעגל של איור 2 מיישמת או פונקציה של A ו- B או פונקציה NOR של a, b, תלוי איך את הפלט חיובי ושלילי משומשים.

איור 2

מתח נמוך

כפי שניתן לראות, הפרש המתח בין לוגיקה גבוהה לנמוכה של שער ECL הוא הרבה פחות מזה של CMOS או שער ההיגיון TTL. הפרש מתח נמוך זה מפחית את הזמן הדרוש לביצוע מעבר מהלוגיקה גבוהה להיגיון נמוך או להיפך. כתוצאה מכך, לוגיקת ECL מציעה תדירות גבוהה יותר.

הימנעות מרוויה

בנוסף להפרש המתח הנמוך בין רמות הלוגיקה, קיים מנגנון נוסף התורם באופן משמעותי לפעולה המהירה של שער ECL. הטריק הוא למנוע טרנזיסטורים דו קוטביים מלהיכנס לאזור הרוויה. כיבוי טרנזיסטור דו קוטבי רווי דורש להסיר או recombining כמה ספקים שנוצרו באזור טרנזיסטור הבסיס.

אם נשתמש במעבר גבוה עד נמוך לקלט של BJT רווי, יציאת הטרנזיסטור לא תשתנה עד להסרת המטען. זה מציג עיכוב נוסף, המכונה זמן אחסון, לפעולה של BJT המועסקים במתג. לאחר זמן האחסון, הטרנזיסטור יוצא מהרוויה והפלט של הטרנזיסטור מתחיל להגיב לקלט.

אם נבחרו ערכי הנגד המתאימים, לוגיקת ה- ECL מונעת טרנזיסטורים מלהיכנס לרוויה. לדוגמה, בתרשים 1, R1, R2 ו- R3 נבחרים כך שמתח האספקה ​​של Q1 ו- Q2 אינו יכול להיות פחות מ -4.1 V. בהתבסס על הדיון לעיל, המתח המרבי של emitter של Q1 ו- Q2 הוא כ -3.8 V, ולכן מתח המתח בין שני טרנזיסטורים אלה הוא תמיד יותר מ - V = {C (min)} - V_ {E) (max)} $$ = 4.1 V-3.8 V = 0.3 V. זה גדול יותר מאשר אספן emitter רוויה מתח אשר על 0.2 V. לכן, Q1 ו Q2 לא יכול להיכנס לאזור רוויה.

כפי שפורט לעיל, ECL נמנעת מבעיית זמן האחסון על ידי בחירה נכונה של ערכי הנגד. מאחר שזמן האחסון יכול להסביר חלק ניכר מעיכוב ההפצה במשפחות לוגיות אחרות, קיימות מספר שיטות אחרות להפחתת האפקט הבלתי רצוי.

חיובי- ECL הפניה

ראוי להזכיר שמשפחות ECL ישנות השתמשו במתח אספקה ​​שלילי, כפי שמוצג באיור 3. לכן שער ECL כמו איור 1, המשתמש במתח אספקה ​​חיובי, מכונה "ECL" או "PECL" ").

איור 3

חסינות הרעש היתה הסיבה העיקרית לשימוש באספקת חשמל שלילית עם שערי ECL המוקדמים. כמו ניתוח של מהפך ECL / חיץ מראה, מתחי המוצא של שער ECL תלויים בערך של $$ V_ {CC} $$. לדוגמה, ההיגיון גבוה שווה ל- $$ V_ {CC} -V_ {BE} $$, כאשר $$ V_ {BE} $$ הוא טיפת המתח של פולט הבסיס של חסידי הפולט. השפל הלוגי הוא $$ V_ {CC} -V_ {BE} -V_ {gate} $$, כאשר $$ V_ {gate} $$ הוא הפרש המתח בין לוגיקה גבוהה לנמוכה, הנקבעת לפי ערך נגדים. לכן, כל רעש ב- $$ V_ {CC} $$ ישפיע באופן ישיר על מתח המוצא של שער ECL.

זה בדרך כלל קל יותר להשיג יציב, נמוך רעש הקרקע הצומת מאשר יציב, רעש נמוך מתח אספקת החשמל. המשפחות הראשונות של ECL השתמשו באספקה ​​שלילית, והקרקע שימשה כנקודת התייחסות למתחמי היציאה של השער; זה הוביל לחסימת רעש טובה יותר. עם זאת, PECL הפך פופולרי כי זה ממשקים ביתר קלות למשפחות לוגיות אחרות כגון TTL.

אם נעשה שימוש באספקת חשמל שלילית, יש לחלק קרקע נקייה בכל החלק המבוסס על ECL של התכנון. יש להחיל את אותם שיקולים על התפלגות אספקת החשמל בעת שימוש ב - ECL בעל הפניה חיובית. לדוגמה, אם נעשה שימוש הן ב- TTL והן ב- ECL במערכת, מומלץ להשתמש במטוסי כוח נפרדים עבור שתי המשפחות הלוגיות, כך שמעברי המעבר של TTL לא ישפיעו על פעולת ה- ECL.

פיזור כוח

בתרשים 1, ראינו ששינוי מצב ההיגיון של הקלט גורם לזרימה הנוכחית דרך Q1 או Q2. עם זאת, יש לציין כי הזרם הכולל זורם דרך Q1 ו - Q2 הוא כמעט זהה עבור קלט לוגי גבוה כפי שהוא עבור קלט ההיגיון נמוך. כתוצאה מכך, פיזור הספק של השלב הראשון במעגל ECL הוא כמעט קבוע.

במהלך מעברי מתח, השערים CMOS ההיגיון לגרום הפרעות חולף מתח אספקת החשמל. יתרון גדול של ECL הוא שההתנהגות הנוכחית של שלב ההקלטה (כלומר, Q1 ו- Q2) אינה גורמת להפרעות באופן שבו מיתוג CMOS פועל.

עם זאת, ביצועי רעש זה מושגת במחיר של שריפת חשמל סטטי יותר. שים לב כי שער CMOS צורך חשמל רק במהלך מעברי מתח, בעוד שהזוג המיועד שנוצר על ידי Q1 ו- Q2 (ראה איור 1) כמעט תמיד מצייר בערך $ \ tfrac {4V} {1.3k \ אומגה} \ בערך 3mA $$ מ- $ $ V_ {CC} $$.

אם אנו מתמקדים בצריכת חשמל סטטי, ECL היא משפחה ההיגיון כוח גבוהה. עם זאת, אם ניקח בחשבון את צריכת החשמל הדינמית, ECL יכול להיות יעיל יותר מאשר CMOS, במיוחד כאשר תדירות הפעולה עולה. זה מוצג באיור 4.

איור 4. תמונה באדיבות ON Semiconductor.

מתחת ל -20 מגה-הרץ, ECL שואבת יותר אספקה ​​הנוכחית מאשר CMOS, אבל ככל שאנו הולכים מעבר לתדר זה, ECL הופך להיות יעיל יותר. לכן ECL הוא פתרון אטרקטיבי עבור הפצת שעון בתדירות גבוהה.

כהערה סופית, חסידי הפולטים (ראה איור 1) חייבים לספק זרמי תפוקה גדולים כדי לטעון את קיבולי העומס, וכתוצאה מכך הם יכולים לגרום לסטיות משמעותיות במתח האספקה. לכן, במקרים מסוימים רצוי להשתמש בשני קווי אספקת חשמל נפרדים: אחד עבור שלב קלט אחד עבור חסידי פולט. זה יכול למנוע את הפרעות אספקת החשמל שנוצר על ידי emitter followers מ לזהם את ההפרש זוג ECL.

סיכום

ECL נחשבת למשפחת לוגיקה מאוד גבוהה. הוא משיג את פעולתו המהירה על ידי שימוש בתנופת מתח קטנה יחסית ומניעת הטרנזיסטורים מלהיכנס לאזור הרוויה.

יישום ECL המשתמש במתח אספקה ​​חיובי מכונה "ECL" או "PECL". חסינות הרעש היתה הסיבה העיקרית לשימוש במתח אספקה ​​שלילי עם שערי ECL המוקדמים. מאוחר יותר, PECL הפך פופולרי כי רמות ההיגיון שלה יותר תואם עם אלה של משפחות לוגיות אחרות כגון TTL.

ECL מפיצה כמות גדולה יחסית של חשמל סטטי, אך הצריכה הנוכחית הכוללת שלה נמוכה מזו של CMOS בתדרים גבוהים. לכן, ECL הוא יתרון במיוחד במעגלים הפצה שעון ויישומים אחרים בתדירות גבוהה.

כדי לראות רשימה מלאה של המאמרים שלי, בקר בדף זה.